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Fanuc A03B-0807-C051 為了初始化ADC通道確定的起始點，系統工程師必須要能滿足所有分布在系統中的SYSREF的時序要求。這意味著必須滿足和時鐘相關的建立和保持時間。只要能夠滿足到達個所需 時鐘的建立時間要求，使用跨越多個時鐘周期、相對較長的SYSREF脈沖可用于滿足保持時間的需要。必須格外注意PCB的布局，保證系統中時鐘和SYSREF布線長度匹配，以便使偏斜盡可能小。這可能是獲得通道間同步采樣處理結果的最困難的部分。隨著ADC編碼時鐘速率的增加以及多電路板系統越發復雜，這一過程還將變得更困難。

系統工程師必須確定知道每個器件上的在電路板元件之間以及連接器上的SYSREF至時鐘的偏斜。任何殘余的器件間數字和時鐘偏斜延遲都必須在FPGA或ASIC內有效歸零。后臺處理可能改變ADC的采樣順序并進行任何必要的重對齊，以便為數據的進一步同步處理作準備。在后臺FPGA或ASIC中，可通過延遲最快的數據采樣和發射器延遲，使其與最慢的數據采樣對齊，以完成器件間采樣偏斜的校正。

對于復雜的系統，這可能需要用到多個FPGA或ASIC，每個器件都需要了解其器件間總采樣延遲，以便用于最終的對齊。通過在JESD204B接收器中采用合適的緩沖器延遲來應對每個特定的發射器延遲，器件間的采樣偏斜便可在整個系統中與已知確定值對齊。

AD9250是ADI的一款250 MSPS、14位、雙通道ADC，可在subclass1的實施中支持JESD204B接口。該子類支持采用SYSREF事件信號的ADC采樣同步。AD9525是一款低抖動時鐘發生器，不僅提供7個高達3.1 GHz的時鐘輸出，還可根據用戶配置同步SYSREF輸出信號。這兩款產品與ADI的可選扇出緩沖器產品組合使用，可精確同步與對齊多個發送至FPGA或ASIC處理的ADC數據。

圖1. AD9250、AD9525和FPGA示意圖。

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