Siemens T60 5TT3003-0Y T 60
高遷移率器件
代納米片FET將是基于硅的溝道。這些納米片理論上優于FinFET，但并非總是如此。
“從FinFET到納米片，我們已經觀察到電子遷移率（對于nFET）有顯著的提高。問題將是pFET空穴遷移率下降。這就是我們需要解決的問題，”IBM設備與單元流程研發經理NicolasLoubet在演講中說。
換句話說，芯片制造商需要提高納米片中的pFET性能。因此，供應商正在開發有改進的pFET代納米片FET。代納米片材將繼續提供基于硅的溝道用于nFET，因為它們能夠提供足夠的性能。
為了提高pFET，芯片制造商正在研究高遷移率溝道材料。更具優勢的材料是SiGe，而III-V族材料，鍺和其他材料也正在研發中。
Intel設備工程師AshishAgrawal在論文中說：“由于其優異的空穴遷移率，以及考慮到批量生產的成熟工藝，StrainedSiGe最近成為有希望的pFET溝道來替代硅。”
為了加入這些材料，芯片制造商在晶圓廠中實施了所謂的應變工程工藝。應變是一種施加到硅上以改善電子遷移率的應力。
應變工程工藝并不新鮮，多年來，芯片制造商一直在溝道中使用SiGe合金應力以提高載流子遷移率。IBM研究員ShogoMochizuki表示：“應變工程已成為CMOS技術的關鍵技術之一。從90nm節點開始，源極-漏極外延生長會在溝道中應變，有助于電子遷移。而且，在FinFET中仍然被使用。”
因此，芯片制造商自然會在下一代GAA晶體管中引入應變SiGe溝道材料，但有一些新的挑戰。
“我們建議用溝道SiGe代替溝道硅，這可以幫助增加移動性。此外，這項創新技術還幫助超低閾值器件獲得了的可靠性，這是源漏外延基本應變技術無法提供的。”Mochizuki說。“使用新型溝道材料的納米片所面臨的挑戰是確保材料的均勻性和結構完整性，以及確保新型溝道材料與工藝兼容。”
最重要的是，有幾種方法可以開發SiGepFET溝道，包括先形成溝道后形成溝道。
在IEDM上，Intel發表了一篇關于在應變松弛緩沖器（SRB）上的SiGe納米片pMOS器件的論文。納米片溝道基于壓縮應變的SiGe和Si0.4Ge0.6的混合物。pMOS器件由5nm的片厚和25nm長的柵極組成。
溝道形成發生在常規納米片工藝的早期階段。從許多方面來說，這是SiGe溝道優先處理。
Intel的工藝始于300mm基板，在基板上生長基于SiGe的SRB層。然后，在SRB層上生長壓縮Si0.4Ge0.6和拉伸硅的交替層。
這將創建一個超晶格結構，該結構構成pFET的SiGe溝道的基礎。Intel公司的Agrawal說：“在這項工作中，我們展示了一個埋入式Si0.7Ge0.3SRB整體應力源，可在Si0.4Ge0.6pFET納米片中引起壓縮應變，從而增強了空穴傳輸。”
SRB的另一個術語是虛擬襯底。傳統上，硅襯底決定了沉積或生長在其頂部的所有外延層的晶格常數。
溝道和源極/漏極中應變的性質取決于該層相對于硅襯底之間的晶格常數的相對差異。Agrawal說，“對于SRB或虛擬襯底，我們通過在硅襯底頂部生長松弛的Si0.7Ge0.3緩沖層來改變襯底本身的晶格常數。沉積在該緩沖層頂部的所有后續層將相對于Si0.7Ge0.3應變。通過改變松弛Si0.7形式的襯底晶格常數Ge0.3緩沖液，我們可以實現應變納米片CMOS。”
其他公司則采取不同的方法。例如，在IEDM上，IBM發表了一篇用后形成溝道工藝在帶有應變SiGe溝道的納米片pFET的論文。
使用這種方法，IBM的pFET納米片峰值空穴遷移率提高了100%，相應的溝道電阻降低了40%，同時將次淋姐電壓值斜率保持在70mV/dec以下。
圖3：沿柵極柱M1外延生長4nm厚的Si0.65Ge0.35的堆疊SiGeNSs溝道的截面STEM圖像和EDX元素圖。Wsheet＝40nm。
IBM在流程的后半部分而不是在一開始就形成SiGe溝道。“我們意識到，在此過程的早期就開始進行SiGe生長外延對應變是無效的。這也給制造過程帶來了復雜性和成本。”IBM的Mochizuki說。“通過我們的新技術，SiGe層中的應變得以保留。發生這種情況的原因是此過程基于SiGe外延后向方案，對于提高性能至關重要。
更具體地說，IBM在溝道釋放過程之后開發SiGe溝道。溝道釋放后，水平和垂直修整硅納米片。然后，在修整后的硅納米片周圍選擇性包裹一個SiGe層，稱為SiGe覆層。Mochizuki說，“最終的結構是帶有薄硅納米片芯的SiGe覆層。通過將載流子限制在SiGe覆蓋層內，可以在應變的SiGe溝道層中提高載流子遷移率。”
Siemens T60 5TT3003-0Y T 60 3
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