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廈門(mén)光沃自動(dòng)化設(shè)備有限公司
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6es7 313-1ad01-0ab0 數(shù)字部分的FPGA設(shè)計(jì)與實(shí)現(xiàn) 前已述及，信道模擬器數(shù)字部分需要對(duì)信號(hào)進(jìn)行上采樣、信道模擬和下采樣等，這幾部分運(yùn)算都需要大量乘法和加減法器，而且電路要工作在較高頻率的時(shí)鐘上，用通用的DSP難以實(shí)時(shí)完成。FPGA基于硬件實(shí)現(xiàn)，能滿足高速的要求，同時(shí)內(nèi)置鎖相環(huán)能提供靈活的時(shí)鐘倍頻功能［參考3］，因此易于實(shí)現(xiàn)信道模擬功能。信道運(yùn)算的FPGA實(shí)現(xiàn)如圖3所示。
圖3中，插值濾波、降采樣濾波和中間的信道部分都可視為有限序列與無(wú)限序列的線性卷積，宜采用FIR（有限沖擊響應(yīng)）濾波器直接型轉(zhuǎn)置結(jié)構(gòu)來(lái)實(shí)現(xiàn)［參考4］。其中延時(shí)器用來(lái)對(duì)信號(hào)進(jìn)行不同的延時(shí)，乘因子產(chǎn)生器用來(lái)產(chǎn)生式（2）中各條支路的乘性項(xiàng)。接口電路用來(lái)完成FPGA與單片機(jī)的通信，可用I2C結(jié)構(gòu)或其他簡(jiǎn)單通信協(xié)議來(lái)實(shí)現(xiàn)。FPGA中主要模塊實(shí)現(xiàn)如下。 插值濾波器由并串轉(zhuǎn)換電路（用來(lái)對(duì)輸入序列進(jìn)行插零）和一個(gè)FIR低通濾波兩部分組成，如圖4。
信道模擬器各條支路延時(shí)應(yīng)能靈活變化，因此圖3中延時(shí)器的時(shí)延量必須以時(shí)鐘周期為步長(zhǎng)可調(diào)，這可采用雙口RAM來(lái)實(shí)現(xiàn)。由于系統(tǒng)設(shè)計(jì)時(shí)并不太關(guān)心信號(hào)到達(dá)絕對(duì)時(shí)間，因此可令τ1=0對(duì)信道模型簡(jiǎn)化以節(jié)約存儲(chǔ)器資源，相應(yīng)地τk為第k條支路與第一條支路的相對(duì)時(shí)延差。 各信號(hào)支路的乘因子包括衰減因子和多普勒頻移因子兩部分。多普勒頻移因子由地址產(chǎn)生器（下圖的模2π加法器構(gòu)成）和查找表（ROM）來(lái)實(shí)現(xiàn)，查找表的輸出與衰減因子相乘得支路乘因子。
ROM表的數(shù)據(jù)格式如下。 而整個(gè)ROM表的大小可由實(shí)際所需（如FFT長(zhǎng)度等）而定。當(dāng)然，ROM表中的數(shù)據(jù)是被放大了215倍。如果所需ROM表的存儲(chǔ)量很大，則可以只存儲(chǔ)（0，π/4）的數(shù)據(jù)，而在（π/4，2π）范圍的則可以通過(guò)換算得到。
降采樣濾波器由低通濾波器和脈沖抽取電路組成。低通濾波器與插值器中的低通濾波器結(jié)構(gòu)相同，主要用來(lái)防止由于抽取帶來(lái)的頻譜混疊。脈沖抽取電路結(jié)構(gòu)和功能與插值濾波中的并串轉(zhuǎn)換相逆。
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