| ABE7-R16T210 ABE7R16T210 |
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價格: 元(人民幣) | 產地:ABE7-R16T210 ABE7R16T210 |
| 最少起訂量:1個 | 發貨地:ABE7-R16T210 ABE7R16T210 | |
| 上架時間:2021-08-10 11:48:21 | 瀏覽量:53 | |
廈門光沃自動化設備有限公司
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ABE7-R16T210 ABE7R16T210ABE7-R16T210 ABE7R16T210需要額外注意的一點是,由于只有讀寫地址是需要在異步時鐘域之間傳遞,所以地址就有可能比預想的晚一個時鐘周期,同時意味著空或者滿標志置位晚一個時鐘周期,但是這并不表示錯誤導致了數據溢出狀況。 如果這種情況在傳遞地址到讀時鐘域時,讀邏輯將簡單地認為數據沒有寫入,且將認為FIFO已空盡管此時FIFO已經被寫入一個數據。這只會對總的吞吐率有一些小影響,但是不會導致下溢(即讀已空的FIFO)狀況發生。 同樣地,當地址被傳遞到寫時鐘域時,如果讀地址被延時了,那么寫邏輯會認為FIFO里沒有多余空間,盡管此時FIFO還未滿。這同樣只會對總的數據吞吐率有些微小影響,卻不會造成上溢(寫已滿的FIFO)發生。 FIFO是一種足夠通用的模塊,大部分FPGA供應商都提供了工具,可以讓客戶根據自己的要求來自動產生軟核。這些用戶FIFO可以像其它IP模塊那樣由用戶手動地在設計中例化。那么,在一個FPGA設計中使用自己的FIFO時,上述討論的問題很可能將不必由設計自己來解決。當然,同樣的問題也經常在異步時鐘域之間傳遞數據的時候發生,所以理解這類設計實踐對于一個高級FPGA設計者來說非常重要。 1.5 設計分區同步器模塊 在頂層為設計劃分好設計分區是一個好的設計實踐行為,這樣任何功能模塊外面都包含一個獨立的同步器模塊。這樣有利于在劃分模塊的基礎上實現所謂的理想時鐘域情況(即整個設計模塊只有一個時鐘),如圖15所示。 圖15:設計分區同步器模塊 對設計進行分區有很多理由。首先,對每個獨立的功能模塊進行時序分析變得簡易,因為模塊都是完全的同步設計。其次,整個同步模塊中的時序例外也很容易得到定義。再次,底層模塊的同步器加時序例外在代入到設計頂層時,大大降低了由于人為失誤造成的疏漏。 所以,同步寄存器應該在功能模塊外單獨分區。還有很多類似的設計實踐在使用FPGA作為ASIC的設計原型時得到應用,下一節我們將再進行詳細地討論。
ABE7-R16T210 ABE7R16T210 6ES72141BD230XB0
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