| 6ES7414-2XG02-0AB0 |
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價格: 元(人民幣) | 產地:6ES7414-2XG02-0AB0 |
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| 上架時間:2021-08-10 11:39:30 | 瀏覽量:63 | |
廈門光沃自動化設備有限公司
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6ES7414-2XG02-0AB0 上述對異步信號打兩拍的同步器的Verilog代碼如下所示:module analog_interface(。。.output regfbr2,input feedback);reg fbr1;always @ (posedge clk) beginfbr1《=feedback;fbr2《=fbr1;//;doubleflopend.。。 反饋信號會產生時序違規,而且fbr1在時鐘沿后一個不確定的時間內處于亞穩態。那么,其它邏輯只可以使用的信號fbr2。 使用打兩拍同步處理技術時時序約束是非常重要的,需要施加的約束是將位于第一個和第二個寄存器時鐘域之間的信號路徑為假路徑,即讓時序分析器部分此路徑。因為打兩拍同步器結構用于重新同步信號,在這兩個時鐘域之間并沒有需要分析的同步路徑。此外,如前所述這兩個觸發器之間的時序要盡可能的小,這樣可以減小亞穩態被傳播到第二級觸發器的可能性。 1.4 解決亞穩態方案3:使用FIFO結構 跨時鐘域傳輸數據用得最多的方法就是使用先入先出(即FIFO)結構。FIFO可以用于在兩個異步時鐘域之間傳輸多個比特信號。我們通常看到的FIFO應用包括在兩個標準總線之間傳輸數據,以及從可突發訪問的存儲器中讀出數據或者對其寫入數據。例如,如圖11所示,顯示的是一個可突發訪問存儲器與一個PCI總線之間的接口。 圖11:FIFO在PCI應用中 在很多不同的應用中,FIFO都是一種非常有用的數據結構,不過這里我們僅僅關注其處理跨時鐘域突發數據的能力。
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