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廈門光沃自動化設(shè)備有限公司
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FPGA正越來越多地被用作數(shù)據(jù)中心的協(xié)處理器。這一轉(zhuǎn)變背后的驅(qū)動力是利用FPGA的并行特性的AI應(yīng)用。Xilinx Alveo系列加速器卡使用PC++I Express接口連接到x86處理器，在這個領(lǐng)域非常流行。對于這些加速器卡的編程，你可以使用自上而下的方法，從的C/C++和OpenCL應(yīng)用程序開始，然后向低級別的內(nèi)核工作，或者使用自下而上的方法，將內(nèi)核塊編譯成Xilinx對象（.xo），然后可以在以后的階段連接成二進制。 與自頂向下的流相比，自底向上的流程有幾個優(yōu)點。（1） 它允許將內(nèi)核的設(shè)計、驗證和優(yōu)化與主應(yīng)用程序分開。（2） 它通過將設(shè)計分割成更小的組件，為內(nèi)核的開發(fā)和優(yōu)化提供更快的迭代周期。（3） 它有利于重復(fù)使用；一個（.xo）文件的集合可以像庫一樣被重復(fù)使用。 在本應(yīng)用案例中，我們使用人臉檢測應(yīng)用作為參考設(shè)計，展示設(shè)計者在使用Vitis自下而程時，如何使用SLX FPGA來優(yōu)化內(nèi)核。請注意，同樣的方法也適用于從頭開始設(shè)計內(nèi)核或從Vitis HLS導(dǎo)入現(xiàn)有內(nèi)核。 開發(fā)流程 創(chuàng)建該應(yīng)用需要使用Silexica和Xilinx的以下開發(fā)工具。 ● SLX FPGA版本2020.4-sp1● VitisLibraries 2020.2版● Vitis高級合成2020.2版 ● Vitis統(tǒng)一軟件平臺2020.2版 整個端到端流程如圖1所示。該流程從創(chuàng)建一個新的SLX項目開始。但是，如果您有一個現(xiàn)有的Vitis HLS項目，SLX FPGA可以直接導(dǎo)入它。
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