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IC697CMM742 

隨著技術節點的不斷進步，已服役十年的FinFET集成電路器件，其工藝單元設計工藝協同優化（DTCO）*由于布線空間和p-n橫向排布間距受限而逐漸達到了工藝微縮的極限。因此，系統工藝協同優化（STCO）*概念被提出來，其典型應用代表是三維結構的Complementary-FET （CFET）晶體管，這種新型結構通過將p-FET堆疊在n-FET上實現工藝單元集成，減少單個工藝單元的面積占用。然而，CFET的標準單元（standard cell，以下采用文中簡稱“SDC”）設計要求從全局考慮以克服堆疊結構帶來的高度限制，從而實現面積多小對晶體管性能化增益。

傳統晶體管結構與互補型堆疊晶體管結構

針對CFET結構設計的問題，加利福尼亞大學圣迭戈分校（以下簡稱UCSD）的研究團隊提出了一個基于可滿足模性理論（SMT）的CFET標準單元的綜合架構，解決了后端布局布線的優化問題。其成果以以“Complementary-FET （CFET） Standard Cell Synthesis Framework for Design and System Technology Co-Optimization Using SMT”為題發表于IEEE Transactions on VLSI Systems，UCSD計算機科學與工程學院與電子計算機工程學院聯合團隊的Chung-Kuan Cheng（陳中憲）、Chia-Tung Ho、Daeyeal Lee， Bill Lin， and Dongwon Park五人為共同通訊作者。

*設計工藝協同優化，全稱Design Technology Co-optimization，是指芯片設計與制造共同合作，合作適配最適合芯片設計的晶體管結構和工藝的整體優化方案，以達到器件PPAC解的一種研發合作模式。

*系統工藝協同優化，全稱System Technology Co-optimization，是指在系統集成層次進行優化的技術概念，一般STCO與系統級設計意義相近，即在先進封裝中實現對die-to-die互連線路的微縮優化，而本文中討論的則是單元（Cell）級內部線路優化和后道工藝中區塊級（block-level）布線優化。

*Complementary-FET，一種新型晶體管結構，通過在垂直方向堆疊p型和n型晶體管實現CMOS結構。

IC697CMM742 140CPS11100 Quantum
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