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Mitsubishi Q64TCRTBW 

CY7C68013屬于Cypress公司的FX2系列產品，它提供了對USB2.0的完整解決方案，該芯片雖然采用低價的8051單片機，但仍然能獲得很高的速度，主要包括USB2.0收發器、SIE（串行接口引擎）、增強型8051處理器、8.5KB的片上RAM，4KB FIFO存儲器、I/O口、數據總線、地址總線和GPIF（通用可編程接口）。

CY7C68013與外設有可編程接口GPIE和從FIFO兩種接口方式。可編程接口GPIF是主機方式，可以由軟件設置讀寫控制波形，靈活性很大，幾乎可以對任何8bit/16bit接口的控制器、存儲器和總線進行數據的主動讀寫，使用非常靈活，從FIFO方式是從機方式，外部控制器可像對普通FIFO一樣對FX2的多層緩沖FIFO進行讀寫。在本設計中為了方便控制，采用從FIFO方式。

2.2 CPLD芯片EPM7128SLC84

在本設計中，所用的CPLD采用Altera公司的EPM7128SLC84。它屬于MAX7000系列，是Altera公司的基于第2代MAX結構的CPLD。它提供多達5000個可用門、128個宏單元，其引腳到引腳延時快達6ns。

可以容納各種獨立的組合邏輯和時序邏輯功能，EPM7128S的優點是它基于E2PROM，可以通過JTAG口進行在線編輯，設計者可將設計內容從PC機上通過下載電纜和JTAG口對EPM7128S進行任意次修改，它有多達100個I/O引腳可供編程使用，方便系統擴展存儲空間和外設。

本系統使用EPM7128S的主要功能是對各路信號的時鐘上升沿進行檢測，另外還需要完成一些控制功能，完成各路信號數據的合路，形成特定的數據格式，送入USB控制芯片的FIFO中。

2.3 硬件連接

根據系統對數據傳輸的速度和實時性的要求，配置CY7C6013的工作接口模式為從FIFO模式，硬件連接方式如圖3所示。

CPLD控制采集外部數據的時鐘可同時作為CY7C68013的從FIFO模式的讀寫控制時鐘，即CY7C68013的接口時鐘連接到IFCLK引腳，FLAGA－FLAGD為FIFO標志引腳，用于映射FIFO的當前狀態，SLWR/SLRD是CY7C68013從FIFO的寫使能/讀允許信號，CPLD向CY7C68013從FIFO提供從FIFO輸出允許信號SLOE，僅在數據輸出時有效，FD［15：0］為16位雙向數據總線。FIFOADR［1：0］為端點FIFO選擇信號。

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